作品集
项目与成果图展示。
代表项目
rtl-lab
Verilog 数字设计与综合成果整理仓库，记录 E5 阶段和数电课设中形成的独立实验、波形截图、综合观察。目前暂停，等 E5 完成和数电课设定题后重新规划。
→ github.com/helloworld-dlx/rtl-labysyx-prestudy
一生一芯预学习阶段的学习记录与代码仓库，包含 C 语言手搓的 RISC-V 指令集模拟器（minirvEMU）以及 Verilog RTL 实现探索。
→ github.com/helloworld-dlx/ysyx-prestudy成果图
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RISC-V 处理器仿真结构图
基于 Logisim 仿真的 8 条指令迷你 RISC-V 处理器（minirv），最终可以打印出"一生一芯"图标。
STC89C52RC 51单片机核心板
使用嘉立创EDA设计的51单片机核心板，USB-C供电、3.3V稳压、12MHz晶振、双层PCB布局，配有完整复位电路、用户LED与按键，全部GPIO引出排针。
代表文章
（待添加）
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